三星制定「三階段HBM路線圖」：邁向真正的3D ZHBM，將DRAM直接堆疊在運算晶片上

近日，在Hot Chips技術大會上，三星DRAM設計團隊的Sangwook Han發表演講，正式公開三星HBM演進的三階段路線圖。這一路線圖的終點，是一種名為zHBM的全新架構——將DRAM直接垂直堆疊於GPU、TPU等運算晶片之上，徹底取消2.5D中介層（interposer）。

據wccftech 8月23日報導，三星方面表示，相較於標準HBM4E，zHBM方案宣稱可實現70%的功耗降低、230%的DRAM頻寬提升，以及每個DRAM模組節省100W功耗，同時為GPU釋放8.3%的額外功率空間。

HBM是什麼，瓶頸在哪裡

HBM，即高頻寬記憶體，是目前AI訓練和推理系統中最關鍵的儲存元件之一。它由兩類晶片構成：

• C-die（核心晶片）：包含DRAM儲存單元，可垂直堆疊最多16層

• B-die（基底晶片/Base Die）：位於整個堆疊結構底部，負責處理各類DRAM控制功能，並通過PHY（物理介面層）與GPU等運算晶片通訊

兩者之間透過TSV（Through-Silicon Via，矽通孔）連接——這是一種穿透晶片的垂直導電通道。

據Wccftech報導，目前HBM4每個堆疊的頻寬已超過3TB/s，HBM4E進一步推進至4TB/s區間，HBM5則在HBM4基礎上將頻寬翻倍，容量超過60GB。

然而，頻寬的不斷擴展正面臨兩大硬性制約：TSV數量與間距的物理極限，以及Base Die內PHY介面的I/O數量與速度上限。同時，B-die與運算晶片（xPU SoC）之間的製程差距正逐代縮小，這既是挑戰，也為三星的路線圖提供切入點。

第一階段：為運算晶片“騰地方”

三星路線圖的第一階段，核心目標是從xPU（運算晶片）那裡"搶回"矽面積。

三星已將D1c與4nm邏輯製程應用於HBM4的Base Die（B-die），主要目的是降低功耗、縮小有效面積。這是DRAM與先進邏輯製程真正融合的起點。

具體措施包括：

• 用D2D介面取代傳統HBM PHY，縮短信道長度，直接改善能效，同時為XPU釋放寶貴矽晶圓空間

• 將記憶體控制器從XPU卸載至cHBM的B-die，預計可為XPU釋放5%至10%的面積，對應10%至20%的效能提升

• 引入基於SRAM的細粒度修復方案（Near-MC SRAM-Based Cell Repair），利用B-die上的閒置空間部署SRAM修復資源

面積縮小帶來的副作用是熱點問題。對此，三星已推出Heat Path Block（HPB）技術，構建於cHBM4方案之上，可將峰值溫度降低逾35%，涵蓋50%的PHY區域。

第二階段：B-die開始“長出”運算能力

第二階段的重點從"騰空間"轉向"加功能"，三星將其定義為功能擴展階段。

擴展記憶體容量。隨著AI大模型的上下文視窗（context window）急劇擴大，KV快取（Key-Value Cache，模型推理時用來儲存中間狀態的記憶體區域）的需求呈指數級增長。三星計劃在Base Die的閒置矽面積上整合記憶體擴展控制器與PHY，通過外接LPDDR或HBM等方案擴充系統可用記憶體容量。

整合處理單元（PE）。三星還提出在Base Die上整合部分運算處理單元（Processing Elements），將部分原本需要在xPU上完成的計算卸載至記憶體側，從而降低D2D頻寬需求、減少功耗與熱負載。這一形態被稱為AHBM（Advanced HBM，進階高頻寬記憶體）。

強化可靠性與測試能力。第二階段還包括在Base Die上整合先進的RAS（Reliability, Availability, Serviceability，可靠性、可用性與可維護性）感測器與即時遙測功能，以及片上自我測試（ATIP）能力，提升良率與測試覆蓋率。

第三階段：zHBM——消滅中介層，DRAM直接壓在運算晶片上

第三階段是整個路線圖的終極型態：zHBM。

現行主流AI系統採用2.5D封裝架構，GPU與HBM並排放置在同一塊中介層（interposer）上，通過橫向互連傳輸資料。zHBM的設計理念是把這個架構"豎起來"——讓DRAM堆疊直接壓在xPU晶片之上，構成真正的3D垂直整合。

三星描述的zHBM關鍵特性包括：

• 分散式I/O：最小化HBM堆疊內數據傳輸距離

• 3D結構：消除傳統2D介面，大幅提升系統效率

• I/O功耗目標約0.5 pJ/bit：藉由移除SerDes等冗餘模組實現

• 頻寬提升超2.3倍，系統熱容達100W

三星展示的方案為四堆疊zHBM疊加於一顆XPU之上。

為實現上述目標，三星正在研發兩項關鍵封裝技術：WoW（Wafer on Wafer）與HCB（Hybrid Cube Bonding），以實現超高I/O密度，並最終建立統一的SoC-DRAM協同設計體系。

路線圖背後的核心邏輯

三星此次發表的核心論述，是將HBM的Base Die從一個"被動的數據中轉站"重新定義為"具備主動運算能力的智慧夥伴"。

三個階段的演進邏輯清楚：先透過製程升級縮小面積、釋放xPU空間（第一階段）；再運用釋放出的空間整合更多功能、擴展容量與運算能力（第二階段）；最終藉由3D垂直整合徹底重構系統架構，在功耗、頻寬與熱管理三個層面同步突破（第三階段）。

三星在演講總結中表示：「透過掌握先進封裝與統一SoC-DRAM協同設計，我們將突破限制AI系統的功耗、面積與容量瓶頸，為未來數年更高效率、更高效能、更強擴展性鋪平道路。」