AMD 能否打破 CUDA 护城河？AMD Advancing AI 2026

太长不看

1.AMD 成功打破 CUDA 护城河的概率已从非零升至很高，前提是解决 Helios 机架量产爬坡缓慢与内部 GPU 集群长期短缺这两项重大风险。MI455X 在芯片与封装上激进领先，但软件与系统仍是短板。

2.概率上调基于软件栈质量持续改善、Anthropic 与微软等客户公开部署 AMD 硬件，以及公司向 OpenAI 和 Meta 提供高达 105% 的股权返利折扣，使 Helios 的 token 成本实际为负。然而，Helios 因缺乏无缆化设计、背板可靠性问题及大量依赖博通重定时器而量产受阻，同时内部 CI 与开发集群容量不足正严重拖累 vLLM 门禁测试对等率及智能体编程效率。

AMD 成功打破 CUDA 护城河的概率已从非零升至很高，前提是解决 Helios 机架量产爬坡缓慢与内部 GPU 集群长期短缺这两项重大风险。MI455X 在芯片与封装上激进领先，但软件与系统仍是短板，后续验证仍要回到订单、价格和风险变化。

一、AMD能否攻破CUDA护城河？AMD Advancing AI 2026

面向OpenAI的股权返利折扣最高达105%、智能体内核生成、软件质量改善、内部开发集群不稳定、Helios MI455X量产爬坡困境

Daniel Nishball、Myron Xie及其他9人。我们发布首篇AMD软件文章时，认为AMD在AI加速器领域追上英伟达的概率为0%。其软件残缺不全、进展乏善可陈，而且连续数月，我们都是提交缺陷最多的一方，数十名AMD工程师负责对我们的缺陷报告进行分类处理。

6个月后，我们在《AMD 2.0》一文中采取了非共识立场，将成功概率从0%上调至一个更具实质意义的水平。我们发表这一观点时，市场对AMD的情绪正处于谷底，而且多数市场参与者认为我们对AMD远远过于乐观。

这一观点基于我们的观察：AMD拥有能够推动变革的领导层，而不是受困于委员会式领导。Lisa很快与我们通了电话，此后落实了我们的许多建议。我们看到，AMD终于认识到软件的重要性并产生了紧迫感；即使距离目标仍然遥远，公司也在朝正确方向前进。自那以后，这一信号只变得更加强烈。

根据我们今年使用AMD软件栈的经验，我们再次更新观点：AMD成功的概率已从非零上升至很高，前提是它能解决下文列出的2项重大风险。需要指出的是，AMD获得市场份额并不意味着英伟达会表现不佳。市场蛋糕正在急剧扩大，英伟达的营收仍将大幅增长。AMD可能在软件层面对英伟达构成竞争，而Jensen需要削减英伟达内部的官僚主义，以及即使处理最简单任务也要经过的多层利益相关方审批，从而加快行动并捍卫领先地位。

Anthropic已公开宣布将部署2GW的AMD芯片，Lisa Su及其团队也在积极塑造以智能体为导向的工程文化。Anthropic计算平台主管Tom Brown表示，他刚在周末使用Claude和“/goal”，让内部Claude推理栈在AMD硬件上运行起来，这就是一个例证。我们认为，由于AMD的编译器及大多数内核均已开源，除稍后将讨论的1项重大风险外，AMD在智能体时代处于更有利的位置。3个月前，我们的加速器模型已指出Anthropic将成为AMD客户；1周前，我们也在社交媒体上提到了这一点。

2023年，由于三星2023年高带宽内存的可靠性问题及较差的软件质量，微软在MI300X之后不再采购AMD产品，并跳过了MI325X和MI355X。如今，微软已宣布将部署MI455X Helios；我们认为，Azure的MI455X机架最终将主要供OpenAI使用。AMD还宣布将与Cerebras合作，采用某种与英伟达Groq相似的策略，通过PD解耦实现超快速交互式推理。

AMD需要克服的2项重大风险是：

1. 供应链核查及基于工程第一性原理的分析显示，与Rubin Oberon机架的无缆化设计相比，AMD首款机架级AI系统Helios目前因缺乏无缆化设计而处于缓慢的机架量产爬坡阶段。此外，由于AMD的SerDes设计较弱，其背板中最高85%的部分需要进行信号重定时，每个机架需要使用超过550颗博通以太网重定时器。与此同时，公司在艰难的机架量产爬坡过程中还遭遇了背板可靠性挑战。
2. 大多数AMD内部工程师最主要的抱怨是，内部软件开发团队长期缺乏稳定的GPU集群，自动化测试CI也缺乏稳定的GPU集群。这阻碍了大量工作取得进展，尤其限制了AMD充分发挥AI编程智能体的潜在优势，因为每个AI智能体同样需要GPU，也需要使用测试工具形成闭环。我们将在下文的建议部分进行说明。

如果AMD能够克服这些挑战，我们坚信AMD将处于有利位置，取得良好表现并获得市场份额，尤其是考虑到AMD正通过金融工程和股票期权，向Meta和OpenAI提供接近105%的股权返利折扣：当AMD股价达到最后一档的600美元，并且OpenAI和Meta购买足够多的算力时即可兑现。Helios按总拥有成本计算的性能极高，以至于每100万个token的成本实际上为负。AMD几乎是在免费赠送一套Helios，并额外再给这家位于旧金山的非营利组织OpenAI 5%。

本文第1部分将深入分析Helios架构及MI455X（gfx1250）指令集，后者是Hopper SM90 ISA的仿制版本。随后，我们将详细讨论软件栈。第3部分则会拆解OpenAI、Anthropic和Meta基于股权的返利折扣所带来的经济性，以及这将如何影响总拥有成本。

我们每天都在MI300X、MI325X和MI355X上使用ROCm软件，而且每个季度都持续是缺陷报告提交量排名第1的一方。我们想特别感谢几位采用997工作方式、致力于改进AMD软件并快速处理我们缺陷报告的10倍工程师，包括Hongxia、Chun Fang、HaiShaw、Thomas Wang、Andy Luo、Seungrok、Bill He、Teresa Shan、Parth、Duyi Wang、Gilbert等许多人。AMD多数最优秀的10倍工程师都在上海。AMD的MoRI团队和UMBP KVCache卸载团队、AMD负责解耦式应用的前线部署工程团队，以及其他理解如何基于第一性原理开展推理工程的AMD团队，也大多位于上海。ROCm软件栈中许多最重要的组件都是在中国开发的。

二、给Lisa Su、Mark Papermaster、Sharon Zhou、Anush Elangovan和Vamsi Boppana的建议

过去1年，AMD在通过自动化测试改善软件质量方面取得了良好进展，但进展速度仍不够快，公司对于为自动化测试CI和内部软件开发团队提供充足GPU集群一事，仍然缺乏紧迫感。总是投入太少、行动太晚。我们每隔几个月与你们（Vamsi、Anush）开会，有时也会与Lisa会面；每次会面后，我们指出的具体CI问题都会有所改善，整体方向也正确，但总体策略需要大幅加速推进。例如，Kubernetes推理使用的Pollara NIC CI与英伟达ConnectX Nightly CI相比，覆盖对等率仍为0%。Kubernetes是全球大多数推理部署所使用的基础层。这并不是因为AMD工程团队不愿加入相关支持，而是因为内部CI容量投资不足，导致他们无法推进。原计划在Advancing AI 2026前实现这方面对等的时间目标，也因集群问题而落空。

此外，在vLLM方面，由于AMD集群基础设施本周出现稳定性问题，vLLM门禁自动化测试的进展出现了大幅倒退。过去几周，AMD的核心工程师一直在vLLM门禁测试方面取得良好进展，目标是在Advancing AI 2026前实现与CUDA 90%的门禁测试对等率；但由于AMD内部容量过度依赖用于兜底的临时集群，AMD管理层开始从内部vLLM团队抽调集群并部署到其他地方。

门禁测试或阻断测试意味着这些测试具有最高质量，因为只有在测试通过后，PR才能合并。这可以防止带有缺陷的代码被合并。AMD管理层或许会通过展示非门禁测试通过率来转移非技术人员的注意力，但真正重要的是门禁测试对等率和门禁测试通过率。

我们希望AMD管理层能够重新确定优先级，为内部vLLM团队提供稳定的集群，并更新容量规划理念，防止未来再次出现类似问题，从而让AMD内部的核心vLLM工程师能够实现与CUDA vLLM 90%以上的门禁测试对等率，并拥有以AMD内部SGLang团队同等速度开展工作所需的工具。

大多数AMD工程师最主要的抱怨是，管理层需要更新自身观点，提供稳定的CI集群，而不是让这些集群动不动就需要迁移，并从一家云服务提供商转移至另一家云服务提供商。

此外，AMD内部还长期缺乏用于开发的GPU。对于单节点聚合式推理，内部GPU数量足以分配。但在分布式多节点推理优化时代，包括wideEP和解耦式PD，GPU数量远远不够。即使本月新增的2,000颗MI355X上线，并且今年晚些时候再有6,000颗MI325X/MI355X上线，数量仍然不足，与英伟达用于内部开发的稳定长期集群相比，仍少了一个数量级以上。智能体编程的兴起甚至让内部GPU节点短缺问题进一步恶化。过去，每名人类工程师需要几个节点来开展DI推理软件开发；但现在，在智能体编程模式下，每个智能体都需要GPU来测试代码，每个人可以同时运行数十个智能体，而每个智能体又可以同时运行数十个子智能体。因此，如果没有DynoSim这类分布式推理模拟工具，内部GPU容量短缺将更加严重。

此外，与Rubin（SM107）的ISA和Blackwell（SM100）非常相似不同，MI455（gfx1250）的ISA与MI355（gfx950）完全不同，代码路径和内核也完全不同，因此必须同时在gfx950和gfx1250上进行测试。这是另一个将持续加剧容量压力的因素。原本的宏大目标是在Advancing AI大会前为MI455X开源vLLM和SGLang建立夜间自动化CI，但这一目标未能实现。我们听说，新的时间表已经推迟至2026年10月，不过团队正尝试将其左移至8月或9月。

我们认为，内部软件开发GPU集群和自动化测试CI集群爬坡缓慢，是拖累AMD软件质量及性能改善的重大风险之一。我们希望AMD管理层今后重新审视其容量规划策略。

三、第1部分：AMD MI455芯片与Helios机架

AMD在芯片工程方面再次取得突破。就芯片而言，MI455X是晶圆厂生产出的最先进芯片。AMD成为首家出货2nm数据中心芯片的公司，MI455计算裸片和Venice CPU均为N2工艺的早期采用者。所有竞争对手的加速器平台都采用N3工艺。

AMD在封装集成方面也继续领先。MI455采用目前出货的最大CoWoS-L封装，尺寸达到5.5倍光罩极限。AMD仍是唯一采用台积电SoIC-X混合键合技术的公司，该技术使AMD不仅能在x轴和y轴方向扩展芯片面积，还能在z轴方向进行扩展。所有这些技术共同使MI455封装内的逻辑芯片总面积达到3,470mm²，远高于其他产品，是目前单个封装中出货芯片面积最大的产品。

其封装布局大量借鉴了MI355X。8颗N2工艺“XCD”通过混合键合堆叠在2颗光罩极限尺寸的基础裸片之上；基础裸片中包含SRAM、高带宽内存控制器，以及支持XCD相互通信的计算互连结构。

MI455X与MI300系列的一项主要区别，是新增了2颗独立I/O裸片，用于容纳所有负责封装外通信的PHY。尽管下方平面布局示意图显示，一颗IOD用于UALoE纵向扩展互连，另一颗IOD用于连接主机CPU和横向扩展互连中的NIC，但这2颗I/O裸片实际上完全相同。这得益于灵活I/O的巧妙实现：每颗I/O裸片支持72条通道，可兼容多种协议和不同线路速率，包括212G UALoE、64G Infinity Fabric、PCIe Gen 6、128G UALink和xGMI4。由于其中许多协议都以不同形式被贡献给开放的UALink联盟，这套I/O从设计之初便考虑了与基于UALink的互连解决方案进行良好集成。

正是这种大量堆叠芯片的做法，让AMD凭借MI455X实现了业界领先的理论峰值稠密FLOPs：其FP8性能达到20PF，而Rubin为17.5PF。不过，撇开绝对数字不谈，考虑到MI455X使用了多得多的芯片，其相对于Rubin的性能优势其实较为有限。这源于AMD在GPU微架构设计方面落后于英伟达，我们将在下文讨论。目前，MI455X缺少Rubin SM107配备的3-bit LUT张量核心。3-bit LUT张量核心在降低相对高带宽内存带宽需求方面具有潜在优势。可以说，AMD是被迫在芯片层面采取激进策略，以弥补这一缺陷，更不用说它在软件和系统设计方面也相对较弱，尽管其软件正在改善。另一种选择是，AMD的产品营销团队需要再找到一些办法，进一步抬高对外宣传的性能数字。

大尺寸封装还使AMD能够容纳12堆高带宽内存4，每个封装的总容量达到432GB。相比英伟达和谷歌仅配备8堆、每个封装容量为288GB，这同样处于行业领先水平。现在，每颗基础裸片的尺寸都更接近光罩极限，其面向高带宽内存一侧的边长达到32mm，可以在每条边上容纳3颗堆栈；相比之下，MI300X AID的每条边长为29mm，不足以容纳3颗堆栈。

与 Rubin 一样，AMD 是今年唯一出货 HBM4 的公司。配备 12 组堆栈也让 MI455 以每颗芯片 23.3 TB/s 的内存带宽居首，这意味着 HBM4 引脚速率为 7.6Gbps。相比去年 Advancing AI 宣传的 19.6TB/s，这只是小幅升级。尽管总线宽度比 Rubin 高出 50%，其总带宽也仅略高于 Rubin 的 22TB/s。

这是因为英伟达去年大幅提高了 HBM4 的目标引脚速率，远高于最初的 JEDEC HBM4 规范。这一调整正是为了弥补相对于 AMD MI455X 的内存带宽劣势。按照英伟达为 Rubin 宣传的 22TB/s，其引脚速率为 10.7Gbps，比 MI455 的 HBM4 快 40%，这意味着英伟达将被迫使用质量等级远高于 AMD 的芯片。

正如我们此前提到，并在我们的 Newsletter 和 Accelerator Model 中广泛讨论的那样，这一调整让内存供应商很难跟上。内存供应商不得不重新设计 HBM4，以达到英伟达的目标规格。这也推迟了 Rubin 上游环节的产出，但截至目前，这些问题终于得到解决。事实证明，这一举措是英伟达一次值得的押注，因为它弥补了 Rubin 的一项重大短板。尽管有所延迟，Vera Rubin 仍将比 MI455 Helios 更早实现大规模 token 交付。稍后会进一步讨论。

四、主动式 LSI

在表面之下，我们认为 MI455 也是已知首款采用主动式局部硅互连（Local Silicon Interconnect，“LSI”）出货的芯片。LSI 是连接 CoWoS-L 组件内各个芯粒的桥接结构。在 CoWoS-L 短暂的发展历程中，这些桥接结构一直是无源的，仅包含布线和电容。主动式 LSI 则包含真正的电路。在台积电于 ISSCC 2026 举行的 aLSI 演示中，台积电展示了配备低功耗中继器电路的主动式桥接结构，可在信号通道中途重新生成信号。其优势在于，桥接结构现在能够分担维持信号完整性的负担，因此顶部裸片上的 PHY 可以显著缩小，而能耗成本几乎可以忽略不计，从而腾出先进制程硅面积及边缘空间，用于计算和内存。MI455 已采用这一技术的线索在于，台积电展示的“测试载具”正是 MI455 中介层：包含 2 颗基础裸片、12 组 HBM4 堆栈和 2 颗 I/O 裸片。

五、Meta 推荐系统基础设施策略的奇怪选择正在损害 AMD 在 Meta 取得成功的机会

简而言之，AMD 的一大优势在于，它能够将如此多的逻辑和内存集成到单颗芯片中。奇怪的是，作为 AMD 最大 GPU 客户之一的 Meta 却决定不利用 AMD 在这方面的创新。Meta 的大多数 MI455 订单都是一种定制变体，即完整版 MI455X 的精简版：计算裸片从 8 颗减半至 4 颗，每个封装的 HBM 堆栈也从 12 组减至 6 组。HBM4 本身同样降了一级，以 8-Hi 堆栈取代标准 SKU 的 12-Hi 堆栈。计算和内存硅面积减半提高了 CPU 与 GPU 的计算配比，与英伟达面向 Meta 定制的 GB200 NVL72“Ariel”变体类似。这种芯片配置面向推荐系统工作负载，是推荐系统基础设施团队作出的决定。然而，这项决定是在 TBD Lab 成立或能够发表意见之前作出的。鉴于其在纵向扩展域中的计算能力和 HBM 相比 Rubin 存在显著不足，TBD 对这套系统毫无兴趣，它对外部客户也没有吸引力。

正如我们在上一篇关于 Meta 基础设施策略的文章中明确指出的那样，如果选择半尺寸定制 MI455 设计，这一决定将摧毁 AMD 在 Meta 的出货量，因为 TBD 会压倒性地偏好 Rubin。AMD 必须介入，承担起应有的责任，直接与 TBD 的团队合作，确保他们采用标准版 MI455，而不是被阉割的 Meta 定制版；后者非常不适合大语言模型训练和推理。标准版 MI455 将具备与英伟达 Vera Rubin 竞争的能力。

不过，我们确实认为仍有希望，因为在我们的文章发布后，Mark Zuckerberg 已经开始迅速研究如何调整其基础设施战略组织文化。

在网络方面，MI455X 标志着 AMD GPU 首次采用交换式纵向扩展网络，并首次部署于机架级纵向扩展域。相比 MI300X 至 MI355X 所使用的 8-GPU 点对点网状网络，这是一次巨大升级。

AMD 的 Helios 机架通过 12 台 102.4T Tomahawk 6 交换机，以单层全互连网络连接 72 颗 MI455X GPU。每颗 GPU 为纵向扩展网络配备 72 条 200G UALoE 通道，因此每颗 GPU 的纵向扩展总带宽达到单向 1.8 TB/s。每台交换机使用其 512 条 200G 通道中的 432 条。之所以存在这种超额配置，是因为 AMD 使用的是博通的通用型 TH6 交换机，而非英伟达那样专有的协同设计交换机。横向扩展网络则同步从 400G Pollara 升级至 800G Vulcano，由 2 张 NIC 为每颗 GPU 提供 1.6 Tbit/s 带宽，并可选择为每颗 GPU增加第 3 张 NIC。预计 MI500 会把纵向扩展域延伸至跨 3 个机架的 256 颗 GPU，届时铜互连可能会让位于共封装铜互连或共封装光学技术。

六、再解 Helios 机架

自 AMD 在 Advancing AI 2025 发布 Helios 架构以来，已经过去了 1 年，其间发生了许多变化。下面让我们重新审视 Helios 架构，并回顾过去 1 年中出现的一些变化和细节。

机架立面图

Helios 机架配备 18 个计算托盘和 6 个纵向扩展交换机托盘，交换机托盘位于计算托盘的中部。每个计算托盘容纳 4 颗 MI455X GPU 和 1 颗 Venice CPU，合计 72 颗 GPU 和 18 颗 CPU。每个纵向扩展交换机托盘容纳 2 颗博通 102.4T Tomahawk 6 交换芯片，合计 12 颗交换机 ASIC。对于 Meta 版本的 MI455X，机架内将配置 6 台 51.2T Minipack 以太网交换机，而电源机框将置于单独的 IT 机架中。

计算托盘布局

自 Advancing AI 2025 以来，计算托盘的设计总体没有太大变化。每颗 MI455X GPU 均安装在 EAM 模块中，通过背板连接器接入纵向扩展链路，并通过飞线连接 Venice CPU 和 Vulcano NIC。值得注意的是，此前直接安装在 EAM 上的 LPDDR5x 已不见踪影，我们将在下文说明原因。Venice CPU 位于独立的模块板上，连接有 16 个 RDIMM 插槽和 5 个 NVMe SSD 插槽。该设计采用模块化架构，但利用飞线连接各模块可能会给生产带来挑战。