Face à la technologie EMIB d'Intel, TSMC développerait une technologie de packaging similaire, son cours de bourse grimpant de 8 % en séance.

TSMC développe une technologie avancée de packaging de puces similaire à l'EMIB d'Intel, baptisée en interne "quasi-EMIB", et a déjà entamé des discussions avec certains clients à ce sujet.

Le 30 juillet, selon des sources citées dans des rapports, les ingénieurs de TSMC déploient ce projet en interne, avec l'objectif de proposer une solution de packaging comparable aux fonctionnalités d'EMIB d'Intel.

Le packaging de puces est la dernière étape de la production de semi-conducteurs, consistant à assembler différents wafers de silicium en une unité et à réaliser les connexions afin qu'ils fonctionnent ensemble.

Actuellement, TSMC domine le marché du packaging de puces AI grâce à sa technologie CoWoS, mais l'entreprise a récemment étendu ses capacités de packaging en lançant le plan de développement du substrat en verre CoWoS, en construisant une ligne pilote CoPoS, et via plusieurs autres initiatives.

La révélation du projet quasi-EMIB enrichit encore davantage son portefeuille de technologies de packaging avancé, tout en reflétant la concurrence sectorielle qui s'étend désormais du procédé à l'étape du packaging. Après la publication, le titre TSMC sur le Nasdaq a ouvert en forte hausse de plus de 3% jeudi, puis a continué à progresser pour clôturer sur une hausse de 7,6%.

Qu'est-ce que le "quasi-EMIB"

Le packaging de puces est la dernière étape de leur fabrication.

L'EMIB existant chez Intel est l'une des principales technologies de l'entreprise pour répondre aux besoins de packaging avancé.

Le nom complet de cette technologie est "Embedded Multi-die Interconnect Bridge". En packaging traditionnel 2.5D, une grande couche de silicium intermédiaire est utilisée sous la puce pour effectuer les connexions, tandis qu'EMIB n'intègre que de petits ponts de silicium là où les connexions sont nécessaires — comme installer un petit pont entre deux terrains au lieu de construire une route entière.

Récemment, cette technologie a fait de grands progrès : le taux de rendement de la version EMIB-T est monté à 98 %, et Intel a décroché de nombreuses commandes de Nvidia, Google et OpenAI.

CoWoS n'est pas une finalité

TSMC utilise depuis longtemps la technologie CoWoS pour répondre à la demande de packaging de puces AI haut de gamme.

Mais même si l'entreprise étend considérablement la capacité de production CoWoS, le secteur estime que la pénurie d'approvisionnement en puces devrait se poursuivre après 2027.

Nomura Securities prévoit que, d'ici 2027, TSMC atteindra une capacité CoWoS de 2 millions de wafers, dont Nvidia possédera environ 55% du volume.

Pour répondre aux contraintes de capacité, TSMC a déjà lancé le développement du substrat en verre CoWoS et construit une ligne pilote CoPoS à Tainan, en Chine ; la production de masse est attendue pour le second semestre 2028, et le GPU Feynman de Nvidia devrait être le premier produit commercialisé.

Sur le plan sectoriel, Intel consolide son avantage différenciant dans le packaging avancé grâce à EMIB, tandis que Samsung accélère ses investissements dans le substrat en verre et les solutions de nouvelle génération. L'ajout par TSMC d'un projet quasi-EMIB sur la base de CoWoS souligne que l'étape du packaging est désormais un nouveau champ de bataille technologique pour les principaux fabricants de wafers.